Design of a RF frequency divider for an IEEE802.15.4g transceiver [recurso eletrônico] = Projeto de um divisor de frequência RF para um transceptor IEEE802.15.4g
Leonardo Sulato de Moraes
DISSERTAÇÃO
Inglês
T/UNICAMP M791d
[Projeto de um divisor de frequência RF para um transceptor IEEE802.15.4g]
Campinas, SP : [s.n.], 2021.
1 recurso online (91 p.) : il., digital, arquivo PDF.
Orientadores: Fabiano Fruett, Eduardo Rodrigues de Lima
Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Elétrica e de Computação
Resumo: Este trabalho apresenta o processo completo de desenvolvimento de um divisor de frequencia CMOS, do projeto aos testes de caracterizacao. O divisor e baseado na topologia DSTC e tem como objetivo trabalhar com frequencias de entrada de pelo menos 2 GHz e apresentar um baixo ruido de fase de...
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Resumo: Este trabalho apresenta o processo completo de desenvolvimento de um divisor de frequencia CMOS, do projeto aos testes de caracterizacao. O divisor e baseado na topologia DSTC e tem como objetivo trabalhar com frequencias de entrada de pelo menos 2 GHz e apresentar um baixo ruido de fase de saida. O circuito e integrado em um transceptor completo e fabricado na tecnologia TSMC 65 nm CMOS RF-MS. O bloco completo e composto por dois divisores e buffers de saida ocupando uma area total de 132.72..m x 58.79..m, sendo
que cada divisor individualmente ocupa 30.92..m x 46.94..m. Dificuldades durante o fluxo de projeto, como por exemplo problemas com licencas para ferramentas, tornou impossivel realizar a extracao de parasitas. Isso resultou em um circuito fabricado que requer sobretensao para operar de acordo com suas especificacoes originais. A caracterizacao do circuito e feita atraves de medidas indiretas, uma vez que as saidas do divisor nao estao disponiveis para acesso com probes. Um gerador de sinal externo, com caracteristicas conhecidas, e utilizado para gerar os sinais de referencia para as entradas do circuito.
Considerando a condicao de sobretensao, o circuito mostra uma faixa de frequencia de
entrada maior que 2 GHz e um ruido de fase de .135 dBc/HZ em um offset de frequencia
de 1 MHz. Nessa condicao, os resultados se mostram dentro da performance esperada,
validando portanto que o circuito e funcional Ver menos
que cada divisor individualmente ocupa 30.92..m x 46.94..m. Dificuldades durante o fluxo de projeto, como por exemplo problemas com licencas para ferramentas, tornou impossivel realizar a extracao de parasitas. Isso resultou em um circuito fabricado que requer sobretensao para operar de acordo com suas especificacoes originais. A caracterizacao do circuito e feita atraves de medidas indiretas, uma vez que as saidas do divisor nao estao disponiveis para acesso com probes. Um gerador de sinal externo, com caracteristicas conhecidas, e utilizado para gerar os sinais de referencia para as entradas do circuito.
Considerando a condicao de sobretensao, o circuito mostra uma faixa de frequencia de
entrada maior que 2 GHz e um ruido de fase de .135 dBc/HZ em um offset de frequencia
de 1 MHz. Nessa condicao, os resultados se mostram dentro da performance esperada,
validando portanto que o circuito e funcional Ver menos
Abstract: This work presents the complete process, from design to testing, of an CMOS frequency divider. The divider is based on DSTC (Dynamic Single-Transistor Clock) topology and aimed to work with input frequencies of at least 2 GHz and presenting low output phasenoise. The circuit is integrated...
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Abstract: This work presents the complete process, from design to testing, of an CMOS frequency divider. The divider is based on DSTC (Dynamic Single-Transistor Clock) topology and aimed to work with input frequencies of at least 2 GHz and presenting low output phasenoise. The circuit is integrated in a full transceiver and fabricated in TSMC 65 nm CMOS
RF-MS technology. The complete divider block is comprised of two divider cores and
buffers occupying an area of 132.72..m x 58.79..m in total, with the divider core itself
being 30.92..m x 46.94..m. Design cycle issues, for example, tool licensing problems, rendered it impossible to obtain the circuit parasitic extraction. These resulted in a fabricated circuit that requires an over-voltage to operate accordingly to its original specification. The circuit characterization is made through indirect measures since the divider outputs are not available for probing. For the circuit input, an external signal generator with well-known characteristics is utilized to generate the signals. Considering the over-voltage condition the circuit shows an input frequency range greater than 2 GHz and a phase-noise of .135 dBc/HZ at 1 MHz offset frequency. In this condition, the results proved to be within the expected behavior and thus, the proposed circuit is considered functional Ver menos
RF-MS technology. The complete divider block is comprised of two divider cores and
buffers occupying an area of 132.72..m x 58.79..m in total, with the divider core itself
being 30.92..m x 46.94..m. Design cycle issues, for example, tool licensing problems, rendered it impossible to obtain the circuit parasitic extraction. These resulted in a fabricated circuit that requires an over-voltage to operate accordingly to its original specification. The circuit characterization is made through indirect measures since the divider outputs are not available for probing. For the circuit input, an external signal generator with well-known characteristics is utilized to generate the signals. Considering the over-voltage condition the circuit shows an input frequency range greater than 2 GHz and a phase-noise of .135 dBc/HZ at 1 MHz offset frequency. In this condition, the results proved to be within the expected behavior and thus, the proposed circuit is considered functional Ver menos
Requisitos do sistema: Software para leitura de arquivo em PDF
Fruett, Fabiano, 1970-
Orientador
Lima, Eduardo Rodrigues de, 1969-
Coorientador
Moreno, Robson Luiz
Avaliador
Pagan, Cesar Jose Bonjuani, 1962-
Avaliador
Design of a RF frequency divider for an IEEE802.15.4g transceiver [recurso eletrônico] = Projeto de um divisor de frequência RF para um transceptor IEEE802.15.4g
Leonardo Sulato de Moraes
Design of a RF frequency divider for an IEEE802.15.4g transceiver [recurso eletrônico] = Projeto de um divisor de frequência RF para um transceptor IEEE802.15.4g
Leonardo Sulato de Moraes