Resumo: Circuitos eletrônicos adiabáticos pertencem a uma classe de topologia de circuitos eletrônicos que possibilita um consumo muito baixo de energia, por meio da aplicação de diversas estratégias, entre as quais a que se utiliza de alimentação alternada. Neste trabalho é realizado um estudo comparativo entre um contador binário adiabático e um contador binário convencional alimentado com tensão contínua. Três inovações são apresentadas: a criação de uma configuração simplificada nas entradas do segundo, terceiro e quarto estágios dos flip-flops que compõem o contador; a eliminação de buffers entre os estágios do contador; e a utilização de duas portas lógicas adiabáticas AND/NAND com apenas duas entradas após o segundo e o terceiro estágios do contador. São realizadas medições em bancada na estrutura de teste e no contador convencional. As medições em bancada têm limitações devido à complexidade do setup e devido às medidas sanitárias de isolamento social adotadas em virtude da pandemia da COVID-19. Em relação aos circuitos lógicos adiabáticos foram realizadas simulações utilizando como base o modelo C-PAL (Complementary Pass-transistor Adiabatic Logic). O circuito lógico sequencial desenvolvido é um contador binário de quatro bits utilizando como alimentação quatro geradores de tensão senoidal (AC-clocked power supply) com defasagens a 90 graus, amplitude de 0,9 V e off-set de 0,9 V. O projeto é desenvolvido com a proposta de análise operacional e redução do consumo de potência. O objetivo das simulações preliminares é definir uma nova forma de utilização dos sinais pulsados do sistema de alimentação, necessária devido às inovações implementadas. A potência elétrica entregue pelo sistema de alimentação ao contador binário adiabático é obtida na faixa de frequências de 20 a 700 MHz, permitindo realizar a comparação com um contador binário convencional alimentado com tensão contínua de 1,8 V. Os resultados obtidos mostram que o contador binário adiabático apresenta melhor desempenho em consumo de potência na faixa de frequências entre 225 e 700 MHz, com redução de 21% no número de transistores utilizados, proporcionando redução de 28% da área ocupada no silício. O melhor resultado é obtido na frequência de 650 MHz com o contador binário adiabático consumindo 59,6% da potência consumida pelo contador convencional. O projeto do circuito integrado, bem como as simulações, foi elaborado no ambiente Cadence Virtuoso utilizando o TSMC018 (Taiwan Semiconductor Manufacturing Company 180 nm) PDK (Process Design Kit) MS/RF (Mixed Signal/RF). O circuito integrado fabricado possui quatro blocos: além dos dois contadores, adiabático e convencional, foram construídos uma estrutura de teste (oscilador em anel) e um circuito auxiliar para adaptar sinais digitais convencionais (nível lógico 0 e 1) às entradas do contador adiabático. Ver menos

Abstract: Adiabatic electronic circuits belong to a class of electronic circuits topology that enables very low energy consumption through the application of several strategies, among which the one that uses alternating power supply. In this work, a comparative study is carried out between an adiabatic binary counter and a conventional binary counter powered with constant voltage. Three innovations are presented: the creation of a simplified configuration at the inputs of the second, third, and fourth stages of the flip-flops that make up the counter; the elimination of buffers between the stages of the counter; and the use of two adiabatic AND / NAND logic gates with only two inputs, each one after the second and the third stages of the counter. Experimental measurements are made on the test structure and on the conventional binary counter. The experimental measurements have limitations due both to the complexity of the setup and the sanitary actions of social distancing adopted due to the COVID-19 pandemic. In relation to adiabatic logic circuits, simulations were performed using the C-PAL (Complementary Pass-transistor Adiabatic Logic) model. The sequential logic circuit developed is a four-bit binary counter using as power supply four sinusoidal alternating voltage generators (AC-clocked power supply), 90-degree phase-shifted, with a 0.9-V amplitude and a 0.9-V off-set. The developed project proposal is operational analysis and power consumption reduction. The purpose of the preliminary simulations is to define a new configuration for the pulsed signals of the AC-clocked power supply in order to comply with the implemented innovations. The electrical power delivered by the supply system to the adiabatic binary counter is obtained in the frequency range from 20 to 700 MHz, allowing the comparison to be made with a conventional binary counter powered with 1.8 V constant voltage. The obtained results show that the adiabatic binary counter presents better power consumption performance in the frequency range between 225 and 700 MHz, with 21% reduction in the number of transistors, providing 28% reduction in the silicon area occupation. The best result is obtained at the frequency of 650 MHz with the adiabatic binary counter consuming 59.6% of the power consumed by the conventional counter. The integrated circuit design, as well as the simulations, was developed in Cadence Virtuoso using TSMC018 (Taiwan Semiconductor Manufacturing Company 180 nm) PDK (Process Design Kit) MS/RF (Mixed Signal/RF). The manufactured chip contains four blocks: in addition to the adiabatic and conventional counters, a test structure (ring oscillator) and an auxiliary circuit have been built. The latter having the purpose of converting the conventional digital signals (logic level 0 and 1) into appropriate inputs for the adiabatic counter. Ver menos