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Type: DISSERTAÇÃO DIGITAL
Degree Level: Mestrado
Title: Silicon wet etching in NH4OH solution as channel thinning mechanism for Junctionless-FET devices : Corrosão de silício em solução de NH4OH como forma de afinamento do canal para dispositivos Junctionless-FET
Title Alternative: Corrosão de silício em solução de NH4OH como forma de afinamento do canal para dispositivos Junctionless-FET
Author: Stucchi-Zucchi, Lucas, 1993-
Advisor: Diniz, José Alexandre, 1964-
Abstract: Resumo: A indústria da nanoeletrônica é símbolo da inovação tecnológica e está no cerne dos sistemas de informações modernos. Após décadas de inovações em miniaturização e melhoramentos na configuração tradicional dos dispositivos MOSFET (Metal-Oxide-Semiconductor Field-Effect-Transistor), novos dispositivos precisam ser estudados. Em meio a esses novos dispositivos, o Transistor de Efeito de Campo Sem Junções (Junctionless-Field-Effect-Transistors, ou JL-FET) se destaca devido ao seu menor custo e complexidade de fabricação, ao mesmo tempo que apresenta melhorias em características centrais ao funcionamento do dispositivo, como a corrente quando ligado e quando desligado, menor atraso de chaveamento e menor subthreshold slope. Para obter dispositivos JL-FET compatíveis com aplicações digitais, o canal do dispositivo deve ser fino o suficiente para que todos os portadores de carga estejam depletados para uma tensão de porta nula, isto ocorre quando a espessura é menor do que 100 nm. Neste trabalho, foi estudada a corrosão anisotrópica de silício em solução de NH4OH co-mo forma de afinar estruturas a níveis nanométricos, com foco na fabricação de JL-FETs. Inicial-mente, os dispositivos fabricados com o processo foram simulados numericamente nos ambientes SILVACO Athena e Atlas, para gerar um modelo que auxiliasse no planejamento dos processos propostos. Todos os testes foram feitos em lâminas de silício-sobre-isolante (silicon-on-insulator, ou SOI), inicialmente com 340 nm de silício monocristalino (100) sobre 400 nm de óxido de silí-cio. Primeiro, a corrosão foi caracterizada através de testes já com os padrões necessários para a fabricação dos dispositivos, visto que a taxa de corrosão da solução de NH4OH varia conforme as estruturas expostas. Dispositivos JL-FET foram fabricados utilizando duas maneiras distintas: em uma delas a corrosão de silício em solução de NH4OH ocorre após a definição da região ativa e implantação de dopantes (31P+ ion, dose de 6.1015 atoms.cm-2, e energia de 50 keV), na outra a corrosão de silício em solução de NH4OH ocorre antes de todos os outros processos. Foram obtidos dispositivos com canais com espessuras de 63 nm para o primeiro processo, afinados a partir de estruturas que inicialmente apresentavam 165 nm de espessura. A dopagem do canal nesses dispositivos foi estimada na ordem de 1017atomos/cm3, determinada a partir do método de caracterização Pseudo-MOS, O comportamento observado foi adequado às caracterís-ticas medidas: o dispositivo apresentou contatos Schottky com barreiras de potencial da ordem de 1 V, condizente com a dopagem obtida, e uma tensão de limiar negativa, que também condiz com a dopagem e espessura medidas. Esses resultados foram confirmados pela realimentação dos da-dos obtidos nos modelos de simulação numérica. Foram fabricadas amostras com tempos de corrosão variando entre 50 s e 80 s, utilizando a nova sequência de processos. Sem o efeito da dopagem, este processo apresenta um maior con-trole sobre as taxas de corrosão, permite que sejam fabricados dispositivos pMOS e de maneira geral aumenta a máxima dopagem possível nos dispositivos. Os valores de tensão de corpo que seriam necessários para depletar todos os portadores de carga do canal, V0, foram estimados (en-tre -27 V e -10 V) a partir das medições Pseudo-MOS para todas as amostras fabricadas com o novo processo. Usando estes dados, um fitting foi obtido que representa V0 e sua variação com o tempo de corrosão. Como o V0 indica o quão próximo um dispositivo está de atingir a região de corte, esta curva será usada para guiar os próximos processos de fabricação. Medições ID x VGS mostraram uma melhoria na razão Ion/Ioff conforme o tempo de corrosão aumenta, de 1 nas amostras sem corrosão até aproximadamente 1.13 na amostra corroída por 80 segundos. A transcondutância também apresentou evolução similar, de valores nulos nas amostras sem corrosão a 3.5 µS na amostra corroída por 80 segundos. Concluindo, a corrosão anisotrópica de silicio em solução de hidróxido de amônio (NH4OH) foi desenvolvida para a fabricação de dispositivos JL-FET com espessura de 63 nm na região de canal, esse processo é necessário pois os dispositivos necessitam dimensões menores do que 100 nm. Este tipo de corrosão é acessível e barato, apresenta uma taxa de corrosão desprezível para o óxido de mascaramento e não causa contaminação com íons ou outros materiais no substrato de silício

Abstract: The industry of nanoeletronics is a symbol of technological innovations and one of the cores of modern-day information systems. After decades of innovations in miniaturizing and improving the traditional inversion-type MOSFET device, its once thought to be unbound potential seems to be arriving at its limits. Among the new devices proposed to sustain the historical increase in computing power and efficiency, the Junctionless-Field-Effect-Transistor (JL-FET) stands out as an alternative that can lower the cost and complexity of fabrication, while at the same time improving key figures such as on and off current, switching delay and subthreshold slope. To achieve JL-FET devices that are compatible with state of the art switching applications, the device channel must be thin enough to enable full charge carrier depletion for null gate volt-age, usually a few dozen nanometers. In this work, the silicon anisotropic etching in NH4OH solution was developed as means to thin structures to the required thicknesses for JL-FET fabrication. Initially, the devices were simulated numerically on SILVACO Atlas and Athena environments, so as to generate a numeri-cal model that could help on planning and implementing the proposed processes. Every test was carried out in 340 nm silicon (100) over 400 nm Silicon Dioxide Silicon-On-Insulator (SOI) wa-fers. Building on previous works that measured minimum etch rate at 2.5 nm/s for the specific structures, JL-FET devices were fabricated by two distinct processes. In the original process the silicon etching in NH4OH solution took place after the active region is already defined and etched and after ion implantation (31P+ ion, dose of 6.10^15 atoms.cm-2 , and energy of 50 keV) was carried out to achieve the channel doping. An updated process was proposes, in which the NH4OH solution silicon etching takes place before any other process, among the advantages of this process flow, the structures can be characterized optically midway through the fabrication and the etching rate becomes even for both pMOS and nMOS devices. Devices with channel thickness of 63 nm were fabricated using the original process, thinned from 165-nm-thick SOI layers. The dopant concentration on the channel region was estimated at approximately 1017 atoms/cm3, obtained by the Pseudo-MOS characterization technique. The device presented Schottky electrical contacts with potential barriers of approximately 1 V and also presented a negative threshold voltage, due to the dopant concentration and thickness of the channel. These results were confirmed by feeding the obtained data back in the numeric simu-lation models. Samples with etching times between 50 s to 80 s were fabricated using the updated process, alongside unetched samples. Without the doping effect, this process presents an improved control over the etching rates, enables the fabrication of pMOS devices and an overall larger dopant concentration on the devices. The voltage necessary to deplete every charge carrier in the channel, V0, were estimated (between -27 V and -10 V) using the Pseudo-MOS measurements for all the samples fabricated using the updated process. Using this data, a fitting was performed to obtain a V0 versus etching time plot. As V0 is closely related to the ability of the transistor to achieve cut-off, this figure will be used to guide future fabrication efforts. ID x VGS measurements also showed increased Ion/Ioff ratios as the etching time increases, from 1 in the unetched sample, to approximately 1.13 in the sample etched for 80 seconds. The transconductance also presented similar evolution, ranging from virtually null on the unetched samples, to approximately 3.5 µS on the sample etched for 80 seconds. In conclusion, we developed the anisotropic etching of silicon in an ammonium hydroxide (NH4OH) solution as a way to allow the fabrication of JL-FET devices, with channel thickness up to 63 nm, because these devices require dimensions thinner than 100 nm. This kind of etching is accessible and cheap, presents almost negligible etching rate to the oxide hardmask used to define the etched regions and does not cause the introduction of contaminating ions and materials on silicon substrate
Subject: Silício
Nanoeletrônica
Microeletrônica
Transistor
Language: Inglês
Editor: [s.n.]
Citation: STUCCHI-ZUCCHI, Lucas. Silicon wet etching in NH4OH solution as channel thinning mechanism for Junctionless-FET devices: Corrosão de silício em solução de NH4OH como forma de afinamento do canal para dispositivos Junctionless-FET. 2019. 01 recurso on line (104 p.) Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Elétrica e de Computação, Campinas, SP.
Date Issue: 2019
Appears in Collections:FEEC - Tese e Dissertação

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