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Type: DISSERTAÇÃO DIGITAL
Degree Level: Mestrado
Title: Fabricação e caracterização de dispositivos verticais na mesma estrutura de pilar em substrato de silício
Title Alternative: Fabrication and characterization of vertical devices in the same pilar structure on silicon substrate
Author: Pinotti, Luís Francisco, 1992-
Advisor: Diniz, José Alexandre, 1964-
Abstract: Resumo: Transistores verticais vêm sendo fabricados com comprimentos de canais menores que 100nm, sem processos litográficos com dimensões sub-micrométricas e nanométricas, usadas na fabricação dos atuais dispositivos com dimensões de 10nm. Este trabalho apresenta uma estrutura de pilar de silício contendo dois dispositivos verticais MOS (Metal-Óxido-Semicondutor) com dupla porta. Um MOSFET (MOS Field-Effect Transistor) e um similar ao funcionamento de um TFET (Tunneling FET). As regiões abruptas n+ de fonte e dreno no pilar vertical (p-Si) são obtidas a partir de implantações sequenciais de íons 31P+ (energias de 100, 50 e 25keV) e de Recozimento Térmico Rápido (RTA - Rapid Thermal Annealing). A região abrupta do dreno no pilar p-Si permite o controle vertical do comprimento do canal de condução do MOSFET (70nm entre fonte e dreno). Dentro do canal, na transição entre a junção n+/p, pode-se prever por simulação Synopsys uma região dopada com concentrações menores que 1015 dopantes/cm3. Essa região, que será denominada "quase intrínseca" (i), devido às baixas concentrações (entre 1014 e 1015 cm-3), apresenta um comprimento entre 2nm e 20nm respectivamente, obtendo-se assim uma estrutura n+/i/p, importante para o funcionamento de um dispositivo baseado em tunelamento. Este dispositivo, como apresenta o efeito de campo aplicado pela dupla porta utilizando uma estrutura n+/i/p, tem comportamento similar ao TFET. Então, será denominado STFET, sendo o S de similar. Os MOSFETs e STFETs, que foram fabricados com porta de Al, apresentaram os melhores resultados - Ion de 1mA, gm de 900µS e razão (Ion/Ioff) de 107 - em relação ao melhor desempenho no regime de condução. Entretanto, ambos os dispositivos, fabricados com TiN, apresentaram melhor desempenho relacionado a perdas e/ou correntes de fuga (Ioff de 36pA). É importante notar que o uso alternado no mesmo pilar de silício para os dispositivos MOSFET ou STFET pode ser adequado para as aplicações nas quais são necessárias operações de alta e baixa potência, respectivamente

Abstract: Vertical transistors have been fabricated with channel lengths smaller than 100nm, without lithographic processes with sub-micrometric and nanometric dimensions, which are used for fabrication of the current devices with 10nm dimensions. This work presents a silicon pillar structure containing two MOS (Metal-Oxide-Semiconductor) devices with double gate. One MOSFET (MOS Field-Effect Transistor) and one similar to the operation of a TFET (Tunneling FET). The abrupt n+ regions of source and drain in the p-Si vertical pillar are obtained from sequential 31P+ ion implantations (energies of 100, 50 and 25keV) and Rapid Thermal Annealing (RTA). The abrupt drain region in the p-Si pillar allows the vertical control of conduction channel length of the MOSFET device (70nm between source and drain). Within the channel, at the transition between the n+/p junction, one can predict by Synopsys simulation a doped region with concentrations less than 1015 dopants/cm3. This region, which will be called "almost intrinsic" (i), due to the low concentrations (between 1014 and 1015 cm-3), has a length between 2nm and 20nm respectively, thus obtaining a structure n+/i/p, important for the operation of a device based on tunneling. This device, as it presents the field effect applied by the double gate using a n+/i/p structure, behaves similarly to TFET, so it will be called STFET, with S being similar. The MOSFETs and STFETs, which were fabricated with Al gate, have presented the better results - Ion of 1mA, g of 900µS and (Ion/Ioff) ratio of 107 - related to higher performance in conduction regime. However, both devices, fabricated with TiN, have presented higher performance related to leakage and/or off current (Ioff of 36pA). It is important to notice that the alternating use at the same silicon pillar for the both MOSFET or STFET devices can be suitable to the applications in which are necessary high and low power operations, respectively
Subject: Silício
Materiais e dispositivos semicondutores
Transistores de efeito de campo de semicondutores de óxido metálico
Transistores
Transistores de efeito de campo
Language: Português
Editor: [s.n.]
Citation: PINOTTI, Luís Francisco. Fabricação e caracterização de dispositivos verticais na mesma estrutura de pilar em substrato de silício. 2019. 1 recurso online (115 p.). Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Elétrica e de Computação, Campinas, SP.
Date Issue: 2019
Appears in Collections:FEEC - Tese e Dissertação

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