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Type: TESE
Degree Level: Doutorado
Title: Uma arquitetura de processamento paralelo para implementação de um trigger nível zero para instrumentação nuclear
Title Alternative: A parallel processing architecture for the implementation of a level zero trigger for nuclear instrumentation
Author: Guimarães, Homero Luz
Advisor: Dias, José Antonio Siqueira, 1954-
Abstract: Resumo: Os experimentos em Física de alta energia tem se beneficiado enormemente do progresso alcançado na área de Microeletrônica, pois isto tem proporcionado a criação de detectores mais acurados e circuitos de processamento de sinais analógico/digitais cada vez mais rápidos e precisos. A redução no comprimento mínimo de canal dos processos CMOS além de proporcionar maior velocidade e precisão também reduz a área usada por cada canal, o que permite a implementação de mais canais numa mesma pastilha. Com um numero maior de canais por pastilha, com um mesmo numero de chips podemos programar um numero maior de canais do que anteriormente possível e com isso os físicos podem realizar uma reconstrução da trajetória de maneira mais precisa. Este Trabalho descreve uma proposta para o Trigger de nível zero baseando-se nas especificações disponíveis do Experimento Dzero no Fermi National Accelerator Laboraty (FERMILAB). Este trabalho descreve o projeto e implementação de um front-end analógico que detecta a carga provida pelo VLPC (detector luminoso usado no Dzero) seguida por um comparador de alta velocidade que fornece um nível lógico para um processador digital. O processador digital por sua vez usa uma arquitetura de processadores paralelos que, comunicando-se entre si são capazes de estimar a trajetória de partículas baseando-se em dados inicias programados a partir de simulações do detector feitas em computadores pelos Físicos. Tanto o bloco analógico quanto o processador digital foram implementados usando-se o processo CMOS90 da IBM

Abstract: The experiments in high-energy physics has benefited greatly from the progress made in the area of Microelectronics, since it has provided the creation of more accurate detectors and analog / digital signal processing circuits that are increasingly fast and accurate. The reduction in the minimum length of the channel in modern CMOS processes while providing greater speed and precision also reduces the area used by each channel, which enables the implementation of more channels on the same chip. With a larger number of channels per chip, we can with the same number of chips implement a larger number of channels than previously possible and with that physicists can perform a reconstruction of the trajectory more accurately. This work describes a proposal for a Trigger level zero based on the available specifications of the DZero experiment at the Fermi National Accelerator Laboraty (FERMILAB). In the following pages the design and implementation of an analog front-end that detects the charge provided by the VLPC detector followed by a high-speed comparator that provides a logical level to a digital processor are described. The digital processor in turn uses an architecture of parallel processors that communicate with each other are able in order to estimate the trajectory of particles based on initial data loaded in RAM based on simulations of the detector geometry made by physicists. Both the analog block and the digital processor are implemented using the IBM CMOS90 process
Subject: Detectores de partículas sensiveis a posição
Detectores nucleares
Circuitos integrados
Circuitos integrados lineares
Circuitos integrados digitais
Language: Português
Editor: [s.n.]
Date Issue: 2013
Appears in Collections:FEEC - Tese e Dissertação

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