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Type: TESE
Title: Projeto e implementação em VLSI de uma rede neural auto-organizavel usando sintese automatica de auto nivel
Author: Jara Perez, Marcelo Arturo
Advisor: Damiani, Furio, 1943-2016
Abstract: Resumo: Neste trabalho realiza-se o estudo do algoritmo SOFM (Self-Organizing Feature Map) para a sua Implementação em circuitos digitais ASIC VLSI. Foram projetados e construídos 2 chips: o primeiro implementa uma célula da rede neural e o segundo o bloco WTA (Winner-takes-All). O sistema foi inicialmente simulado com uma linguagem procedural (ANSI-C), construindo-se um programa com interface gráfica para plataforma UNIX. Posteriormente, foi realizada uma descrição em alto nível usando a linguagem VHDL (Very high-speed circuits Hardware Description Language). Em seguida, a descrição foi feita a nível RTL (Register Transfer LeveI) e o circuito foi sintetizado e otimizado seguindo uma metodologia Top-Down. Os circuitos foram implementados em tecnologia digital usando um processo CMOS de 1,2 microns para as células e de 0,8 microns para o bloco WTA. Esses circuitos foram objeto de testes e verificação funcional, para avaliação de seu desempenho. Os resultados permitiram verificar a validade da metodologia Top-Down para o projeto de sistema:; eletrônicos complexos. A frequência máxima de operação das células excede 20 MHz e a do bloco WTA excede 50 MHz. A dissipação de potência para 20 MHz foi de aproximadamente 50 mW para uma célula. Todos os circuitos foram implementados usando ferramentas de projetos(CAD-EDA)da Mentor-Graphics Co,e bibliotecas std-cells CMOS AMS. Observaram-se algumas diferenças entre os resultados das simulações e as medidas experimentais

Abstract: : A Kohonen-based (SOFM - Self-Organizing Feature Map ) artificial neural network was simulated, modelated and hardware implemented in a VLSI circuit. A Top-Down methodological approach was used by using ANSI-C and VHDL (Very High Speed Circuits, Hardware Description Language). The original SOFM algorithm was lightly modified for customizing to the hardware implementation requirements. After a high-level modeling and simulation, a fully-digital VLSI Neuroprocessor chip prototype was designed and manufactured in a CMOS 1.2microns technology. Most of the circuits structures of Neuron were automatically generated from a VHDL RTL description using automatic synthesis, the others were obtained trough conventional schematics procedure. After functional verification, the resulting circuits were optimizated (drived by silicon area minimization) and mappe d to the AMS technology, a 2-level metal process from Austria Mikro Systeme. The Neuron cell has 6 bi-directional 3-bits capability connections, used for neighbours communication, Allowing to implement a hexagonal type dynamic Nc(t) neighbourhood. Both Nc(t) radio and gain Alfa function may be programmed by using a set of registers, allowing high flexibility for studying different SOFM algorithm convergence conditions. A second chip was designed and manufacture dusing a AMS CMOS0.8 microns technology for implementing a competitive on-chip learning. This circuit is part of a WTA (Winner-Takes-All) block used for determine a winner cell in each epoch of the self-organized training phase. Some differences were observed after comparing measures and simulation results
Subject: Redes neurais (Computação)
Circuitos integrados digitais
Computadores - Circuitos
Arquitetura de computador
Algoritmos paralelos
Language: Português
Editor: [s.n.]
Date Issue: 1997
Appears in Collections:FEEC - Tese e Dissertação

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