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Type: TESE
Title: Modelos em linguagem VHDL para equipamentos da hierarquia digital sincrona
Author: Macedo, Aleandro Soares
Advisor: Scarabucci, Rege Romeu, 1937-
Abstract: Resumo: Em 1988, o CCITT padronizou um novo método para multiplexação digital. O novo padrão chamado Hierarquia Digital Síncrona (HDS), possibilita maior eficiência no transporte dos sinais nas futuras redes de telecomunicações. O CCITT estabeleceu que os equipamentos HDS são compostos por blocos funcionais bem caracterizados, de tal modo que, pelo agrupamento desses vários blocos funcionais, obtém-se a funcionalidade completa. As funções dos equipamentos HDS são de crosconexão transversal, "add-drop" e de terminação de linha. O que define a função do equipamento é o arranjo e os tipos dos blocos funcionais que o compõem. A proposta do trabalho de tese é o desenvolvimento de modelos de circuitos lógicos para os blocos funcionais HDS. A ferramenta computacional utilizada é a linguagem VHDL que permite projetar circuitos lógicos através de sua descrição comportamental. Utiliza-se esta característica da linguagem para superar a complexidade dos modelos. Uma outra característica da linguagem, o projeto estrutural, permite fazer conexões entre os modelos desenvolvidos para os blocos funcionais e assim constituir modelos para equipamentos HDS. Da mesma forma, conexões entre modelos de equipamentos permitem constituir modelos para redes de equipamentos HDS. Através de um simulador VHDL, os modelos são validados ao nível de rede, ou seja, simula-se uma rede de equipamentos HDS constituídos pelos modelos desenvolvidos para os blocos funcionais HDS
Subject: Multiplexação
Circuitos lógicos
Language: Português
Editor: [s.n.]
Date Issue: 1993
Appears in Collections:FEEC - Dissertação e Tese

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